Navid GPU vs TSMC 技術

 「NVIDIA的先進封裝技術發展」

這幾年我們可以看到先進封裝的技術發展迅速，從原本各家IC設計公司覺得太貴的技術，到晶片設計中用來增加算力的利器，先進封裝和Chiplet概念已經變成推進算力增長並維持成本的重要趨勢。

從NVIDIA這幾年GPU的設計中，我們可以看得出來更多的先進封裝技術已經被導入到NVIDIA GPU的各個產品線中。

這篇我們從NVIDIA的先進封裝Roadmap還有過去的發展，來討論一下先進封裝的幾個重要趨勢～

▌1. 從Hopper到Rubin Ultra：以CoWoS-L架構延伸尺寸

從晶片設計上面，我們可以看到NVIDIA結合先進製程的使用，晶片尺寸的增大，與先進封裝來提升算力。

從Hopper GPU到Blackwell，GPU首次突破單一個Reticle Size，以CoWoS封裝兩個GPU。

而因應越來越大的尺寸，NVIDIA也將從CoWoS-S製程轉移到CoWoS-L製程。

主要是因為單一Silicon Interposer的CoWoS-S在尺寸越變越大時，在製造上的良率會有很大的挑戰。因此，會需要轉移到CoWoS-L這個新架構上。

傳統CoWoS-S是用Silicon Interposer下去鑽孔製作TSV (Through Silicon Via) 的，因此會有需要在很大片的Silicon Interposer下去鑽孔的問題。

CoWoS-L因為是由好幾個部分組合起來的 (LSI, TIV…….先做上去，然後放Molding，不用在大片Silicon Interposer上鑽孔)，因此較容易去避免大面積CoWoS-S會有的良率問題。

而從Blackwell系列到Rubin，除了升級製程到3nm以外，在Rubin Ultra，也再增加晶片的尺寸的4個Reticle size。所以，在CoWoS-L製程上，就需要應付更大面積的RDL Interposer所帶來的複雜度。

要增加CoWoS封裝的尺寸，並且維持好的封裝良率，是TSMC這幾年一直在努力的，這也是變更CoWoS架構的原因。而這個部分，也需要整個封裝設備Ecosystem的持續發展來支援。

事實上，有一些晶片如Tesla Dojo, Cerebras WSE已經有採取超大的封裝尺寸，而且都在TSMC生產，因此，我們也可以預期這些技術在變得更成熟以後，進入NVIDIA的設計當中。

▌2. 3D Stacking

NVIDIA還沒有正式的將3D Stacking技術的導入計畫公布，不過，從他們的Research計畫裡，可以看得出來這是他們一直在研究的選項。

在今年的GTC 2025中，NVIDIA的Chief Scientist Bill Dally花了滿多篇幅在討論先進封裝相關的內容。

除了討論2.5D封裝的好處以外，他有特別解釋3D封裝的好處。從他的分享是使用9um的3D Stacking Bond Pitch看來，應該是吻合TSMC SoIC製程的Roadmap。

搭配最近TSMC SoIC預備擴產的新聞來看，可能在不久的將來就會看到NVIDIA的晶片導入3D封裝技術。

▌3. CPO: Quantum-X / Spectrum-X

而在今年，NVIDIA首次導入共同封裝光學技術CPO (Co-Packaged Optics)，把提升晶片和晶片之間傳輸的速率。

隨著GPU互聯的數量越來越多，以Switch當作資料傳輸的中繼點變得越來越重要，因此，NVIDIA就將CPO技術導入Switch中，可以提升傳輸速度而且降低能耗。

Quantum-X就是將CPO技術和Infiniband結合，Spectrum-X就是將CPO技術和Ethernet Switch結合。而這之中，會需要用到3D封裝技術將電子積體電路EIC和光子積體電路PIC堆疊封裝在一起，這算是將3D封裝技術做進一步的應用。

共同封裝光學能夠大幅度降低晶片間傳輸所需要的能耗，因此，如果一個資料中心有10萬顆GPU甚至是未來會超過50萬顆GPU互連時，對於能耗及成本的降低就會有很大的幫助。

因此，這樣的封裝技術未來的應用將預期會快速擴大。

▌4. 從TSMC的先進封裝Roadmap觀察接下來的趨勢

從TSMC發佈的資料和各家晶片公司的設計，我們可以觀察到，TSMC正在延伸各種先進封裝技術，也在和一些新創一起測試和創新新的封裝技術，以滿足未來客戶們對先進封裝技術的需求。

而從TSMC的Roadmap可以看得出來以下幾個先進封裝的重要趨勢：

I. 2.5D封裝的尺寸持續變大，製程需要創新：

從2.5D封裝尺寸的持續延伸我們可以看得出來，整個產業對於算力的需求仍然是遠遠大於摩爾定律。因此，除了電晶體微縮以外，封裝的尺寸必須要持續的變大以堆疊更多電晶體。

不過，在封裝尺寸變大的過程中，原本的製程架構可能就會遇到瓶頸，因此，TSMC需要不斷的創新製程架構，找到適合的材料，以滿足對於封裝尺寸變大、線寬微縮、以及更多主被動元件整合.....等等的要求。

這個也是我們看到TSMC從CoWoS-S 到 CoWoS-L所做的Roadmap延伸。當然，以後也會走向更多Wafer Scale的封裝，甚至於大於Wafer Scale的更大尺寸封裝。

II. 2.5D封裝往3D封裝邁進：

雖然目前NVIDIA除了CPO以外還沒有很多3D封裝的技術在量產，不過，從TSMC的Roadmap還有其他IC設計公司如AMD對於3D封裝的使用，我們可以看到3D封裝在能耗上面的優勢，甚至HBM也是大量採取3D封裝的一種晶片類型。

因為3D封裝的能耗優點，目前市場對於3D封裝的需求正在快速提升。為了滿足市場需求，TSMC也提供了很多3D封裝的技術選擇給客戶，從Die to Wafer的 SoIC-X-C和Wafer to Wafer的 SoIC-X-W，到延伸SoIC-X-C Roadmap所提供的Face to Face (F2F)選項，可以進一步降低線寬，我們就知道TSMC正在延伸各種的3D封裝技術，讓客戶可以根據其成本以及性能的需求來選擇封裝技術。

就我們的了解，NVIDIA內部也有很多對3D封裝的研究，也對3D封裝表達了極高的興趣。因此，就看在他們的Product Roadmap裡，何時他們覺得是適當的時機將3D封裝導入量產產品裡。

III. CPO代表不同類型的晶片開始融合

最後，當然是NVIDIA和TSMC最新合作的CPO技術，採用TSMC的COUPE技術，好處是可以大幅降低晶片和晶片之間傳輸的能耗。

這個技術主要是將電子積體電路EIC和光子積體電路PIC堆疊封裝在一起，因此，也算是3D封裝技術在CPO上面的使用。

而CPO的發展，也代表我們開始更多的融合各種不同類型的晶片到封裝中，而不僅僅只是Logic對Logic的封裝，或是傳統的CoWoS做的Logic和HBM的封裝。

在Chiplet設計的更多應用下，我們也會看到更多不同種類的晶片透過先進封裝技術開始融合，去優化整體系統的性能。

從前面的討論我們可以了解，先進封裝會是NVIDIA、TSMC，甚至是整個半導體產業目前最重要的技術趨勢之一。

如果你對先進封裝製程想要了解得更深入的話，今年我們針對先進封裝製程整理了一個完整的「半導體先進封裝製程」Workshop，裡面會分享現在先進封裝的趨勢，還有解析各種不同的先進封裝製程。

透過這個Workshop，你可以快速的了解2.5D、3D、CPO……等最新的先進封裝概念，我們也會拆解每一種封裝的製程，讓你可以簡單快速的了解各種封裝製程的重點，以及最新的發展。

如果你想更深入了解先進封裝領域的話，歡迎參加！

Workshop大綱和Workshop報名資訊如下：

▌「半導體先進封裝製程」Workshop大綱 (Workshop P2)

1. 半導體晶片發展的新趨勢：System Scaling與先進封裝

2. 2.5D封裝：CoWoS趨勢與製程分析

3. 3D封裝：SoIC趨勢與製程分析

4. 2D封裝：InFO製程介紹

5. CPO (Co-Packaged Optics) 介紹

6. FOPLP製程發展

▌報名資訊：

- 講者：Redefine Innovation 顧問服務負責人 Vince Liu（前ASML荷蘭總部產品經理）

- 形式：線上課程（本活動已經上架線上課程平台，報名後1週內會收到線上課程平台權限，兩週內不限次數觀看）

- 價格：NT$3500 / 人 (包含講義及兩週回放複習影片）

- 報名截止時間：2025/6/8 17:00

- 報名連結：

https://www.redef.tech/featured-workshop/workshop-p2